教程演示🔗
使用 Xilinx Vivado 设计套件 2020
你将学到什么
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用于构建预期 RTL 的 SystemVerilog
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SystemVerilog 数据类型和运算符
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建模风格：门、行为、开关和结构
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在 SystemVerilog 中构建 FSM 和存储器
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在 Vivado IP Integrator 中使用 SV IP
要求
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数字电路基础知识将带来额外的优势。
描述
FPGA 无处不在，其在不同领域的存在与日俱增。SystemVerilog 在验证领域以及 RTL 设计中发挥着主导作用。它们最好的部分是，一旦您了解了 SystemVerilog，您就会自动理解 VHDL，然后可以使用这两个领域的功能来构建复杂的系统。该课程重点关注可综合的 SystemVerilog 结构，有助于构建可在 FPGA 硬件上进行测试的 RTL。该课程的框架是通过分析该领域大多数公司所需的最常见技能来制定的。大多数概念的解释都考虑了实际的例子，以帮助建立逻辑。
本课程阐释了建模风格、阻塞和非阻塞分配、可综合 FSM、使用块和分配内存资源构建内存、Vivado IP 集成器以及 ILA 和 VIO 等硬件调试技术的用法。本课程探讨使用 Xilinx Vivado 设计套件 2020 的 FPGA 设计流程，并讨论实现所需性能的实施策略。详细说明了许多项目，以了解如何使用 Verilog 结构将实际外围设备连接到 FPGA。关于编写 Testebench 和 FPGA 架构的单独部分进一步加深了对 FPGA 内部资源和执行设计验证的步骤的理解。
本课程适合谁：
- VLSI 求职者/研究生希望从事 RTL 工程师/设计工程师/验证工程师的职业。
- 任何有兴趣学习 Xilinx FPGA/ Vivado Design Suite/ SystemVerilog 硬件描述语言的人
- 任何有兴趣在 ASIC/ VLSI 领域开始职业生涯的人。
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