FPGA 高级综合，第 2 部分 – 时序电路 ( High-Level Synthesis for FPGA, Part 2 – Sequential Circuits )

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课程描述

本课程介绍高级综合 (HLS) 中的时序电路设计。本课程的目标是仅使用 C/C++ 语言在 FPGA 上描述、调试和实现时序逻辑电路，而无需任何 HDL（例如 VHDL 或 Verilog）的帮助。它使用 Xilinx HLS 软件和硬件平台来演示真实示例和应用。该课程主要使用 Xilinx Vitis-HLS 工具集来描述、模拟高级设计描述并将其综合为等效的 HDL 代码。该课程还解释了如何使用 Vivado 中的集成逻辑分析器 (ILA) IP 在 Basys3 板上执行实时调试。
本课程是同类课程中的第一门，它从头开始构建 HLS 设计流程和技能以及数字逻辑电路概念。在课程中，您将学习几个描述 HLS 概念和技术的示例。该课程包含大量测验和练习，供您练习和掌握所提出的方法和方法。此外，该课程还利用三个激动人心的项目将所有解释过的概念放在一起，以设计真实的电路和硬件控制器。本课程是关于在目标 FPGA 上设计硬件模块和加速算法的 HLS 系列课程中的第二门课程。虽然本课程侧重于时序电路，但第一门课程解释了如何在 HLS 中描述组合电路。该系列的其他课程将讲解如何使用HLS设计高级逻辑电路、算法加速和混合CPU+FPGA异构系统。

你会学到什么

• 使用 HLS 方法使用 C/C++ 语言设计时序逻辑电路
• 了解高层次综合 (HLS) 的基本概念
• 使用 HLS 概念设计时序逻辑电路
• FPGA 的 HLS 设计流程
• 使用 Xilinx Vitis-HLS 和 Vivado 设计套件工具集
• 如何使用 Vitis-HLS 生成 RTL 硬件 IP
• 在 HLS 中编写 C-testbench
• 使用 HLS 实施三个激动人心的项目

本课程适合谁

• 硬件工程师
• 对FPGA感兴趣的软件工程师
• 希望在讲座、课程或研究中使用基于 FPGA 的 HLS 的讲师、研究人员、教授
• 数字逻辑爱好者

FPGA 高级综合规范，第 2 部分 – 时序电路

• 发行商：Udemy
• 老师：穆罕默德侯赛因巴迪
• 英语语言
• 级别 : 中级
• 课程数量：102
• 时长：9小时28分钟

FPGA 高级综合的内容，第 2 部分 – 时序电路

要求

• 了解 C/C++ 编码的基本概念
• “FPGA 高级综合，第 1 部分 – 组合电路”课程
• BASYS3评估板
• Xilinx Vitis-HLS 和 Vivado 工具集

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